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Introduction au VHDL

Exemples de code VHDL

Un multiplexeur 3 vers 1 (trois architectures concurrentes différentes)

Le fichier VHDL

 -- En VHDL : une ligne de commentaires commence avec deux "-"
 -- le fichier doit porter le même nom que l'entité qu'il décrit, ici ce sera "logique_3_vers_1.vhd"

 -- Il faut toujours commencer par importer les bibliothèques VHDL standards normalisées par l'IEEE
  library IEEE;
 use IEEE.std_logic_1164.all;
 use IEEE.std_logic_arith.all;
 use IEEE.std_logic_unsigned.all;

L'entité

 -- Voici un exemple d’entité, décrivant les E/S utilisées
 -- par les trois exemples d’architectures purement concurrentes :
 -- 
 -- ATTENTION, l'entité doit avoir le même nom que le fichier (logique_3_vers_1.vhd)
 ENTITY logique_3_vers_1 IS

   PORT
   (
     a   : IN STD_LOGIC;
     b   : IN STD_LOGIC;
     c   : IN STD_LOGIC;
     adr : IN STD_LOGIC_VECTOR (1 downto 0);
     s   : OUT STD_LOGIC
   );

 END logique_3_vers_1;

Première Architecture

 -- Première architecture concurrente décrivant un mux :
 ARCHITECTURE mux_3_vers_1 OF logique_3_vers_1 IS

 BEGIN

   s <= ( a AND NOT adr(1) AND NOT adr(0) )
     OR ( b AND NOT adr(1) AND     adr(0) )
     OR ( c AND adr(1)     AND NOT adr(0) );
  -- OR ('0'AND adr(1)     AND     adr(0) );  -- Cette dernière ligne est implicite dans l'équation du dessus

 END mux_3_vers_1;

Deuxième Architecture

-- Deuxième architecture concurrente décrivant un mux :
ARCHITECTURE mux_3_vers_1 OF porte_3_vers_1 IS

BEGIN

  WITH adr SELECT
    s <=  a  WHEN "00",
          b  WHEN "01",
          c  WHEN "10",
         ‘0’ WHEN "11";

END mux_3_vers_1;

Troisième Architecture

-- Troisième architecture concurrente décrivant un mux:
ARCHITECTURE mux_3_vers_1 OF porte_3_vers_1 IS

BEGIN

  s <= a  WHEN adr = "00" ELSE
       b  WHEN adr = "01" ELSE
       c  WHEN adr = "10" ELSE
      ‘0’;

END mux_3_vers_1;

Architecture séquentielle - une bascule D

-- Architecture séquentielle pour une bascule D :
ARCHITECTURE bascule_d OF xxx IS

BEGIN
	
  bascule : PROCESS (clk, reset)
    IF reset = ‘1’ THEN
      q <= 0;
    ELSE
      IF clk’event AND clk = ‘1’ THEN
        q <= d;
      END IF;
    END IF;
  END bascule;

END bascule_d;

Hello World

 --  En VHDL, une ligne de commentaires commence par deux "-" 
 --  Programme d'exemple VHDL: hello.vhd

 -- La directive "use" permet d'inclure des packages externes
use std.textio.all;

 -- le concept d'entity (entite) est ce qui sera exposé
 -- au monde extérieur. Ici ne sont décrites que les entrées/sorties
ENTITY hello IS
  -- aucune description ici
END ENTITY hello;


 -- on peut implémenter une entity de multiples manières, en utilisant
 -- les architectures. C'est pourquoi il convient de nommer chaque
 -- implémentation.
ARCHITECTURE Wiki OF hello IS
  CONSTANT message : string := "hello world";
    -- bien que le VHDL le permette, une telle chaîne de caractères n'a aucun sens 
    -- en implémentation matérielle.
BEGIN

  -- un process peut être considéré comme une description séquentielle d'un
  -- comportement.
  PROCESS
    variable L: line; 
  BEGIN
  
    write(L, message);
    writeline(output, L);
    wait;
  
  END PROCESS;

END ARCHITECTURE Wiki;

Codage

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Les versions

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Systèmes centralisés et décentralisés

Fonctionalités notoires des logiciels de gestion de version

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Comparaison

Verrouillage et notifications

Exemples de logiciels de gestion de version

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Pourquoi refactoriser ?

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Modification de l'algorithmique

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